The “目に見えない殺人者” 後ろの長さのマッチング: 本当にDDRを正しくルーティングしていますか??

導入: 完全な長さの一致の誤謬

で プリント基板設計 コミュニティ, 危険な神話が根強く残っている: “トレースの長さを一致させる, そしてタイミングの問題も解消されます。” DDR をルーティングする多くのエンジニア, PCIE, または他の高速バスは曲がりくねった美しさにこだわっています. 物理的な長さの誤差が範囲内に収まった場合に祝う 5 ミル. ただし、システム クロックが GHz 範囲に入り、データ レートが Gbps のしきい値を超えると、, イライラする現象が現れる. 物理的な長さが完全に一致しています. それでも信号のタイミングはドリフトする. アイダイアグラムが閉じます.

この失敗は努力が足りなかったわけではない. それは目に見えない殺人者の仕業であり、内部に潜む物理的影響です。 PCBラミネート, チップパッケージ, と銅の表面. 今日, 高速長さマッチングで最も見落とされがちな 5 つの落とし穴を詳しく分析します.

1. 目頭効果とスキン効果: 電子が内側のレーンを通過する理由

古典的なシミュレーションを考えてみましょう. 2 つの信号トレースが正確に測定 100 ミル. 1つはまっすぐです. その他は蛇行します. どの信号が最初に受信機に到着するか? 直観が直線が勝つと示唆する. 他の人は、長さが等しいことは到着時間が等しいことを意味すると仮定しています. シミュレーションはそうではないことを証明する: 蛇行した跡が勝つ.

なぜこのようなことが起こるのか?

高周波数で, 信号伝達は電子のドリフトだけではない. 電磁波伝播です. 周波数が上がると, 電子は熟練したレーシングカーのドライバーのように振る舞う. 自動的に内側のレーン、つまり最もインピーダンスが低いパスを探します。. 有限幅のトレースの場合, 電磁場により、各曲がりの内側の端に沿って電流が集中します。. これ “内角効果” 幾何学的な中心線と比較して実際の電気経路が短くなります.

これが表皮効果の作用です. 電磁気理論によると, 周波数が高くなると、交流電流が導体表面に集中します。. 皮膚の深さ (d) この浸透力を決定するのは.

式: δ = √(r / 午前)

• 低周波では, 電流が銅の断面全体を満たします.

• で 5 GHz, 電流は銅表面の数マイクロメートル以内のみ流れます.

これはどういう意味ですか? 銅の厚さを増やすと、 2 オンスで直流抵抗が低くなります, 高周波信号はあなたの努力を無視します. 彼らは表面だけを使っている. トレースが広いほど短くなります “内側の車線のショートカット” 曲がり角で, より大きなタイミングエラーが発生する. 極限の高速設計で, 幅が広すぎるトレースは長さの一致が悪夢になります.

2. チップの内部: パッケージに隠された長さ

ミリ単位で測定します プリント基板 ノギスまたはソフトウェアでトレースする. しかし、チップから出る前と入った後の信号の移動距離を考慮しているでしょうか。? これはピン遅延です.

チップのパッケージを開ける. 内部, ダイは微細なボンディングワイヤを介してピンまたはボールに接続されます. BGAパッケージの場合, ダイは中央に位置し、ボールは底面全体を覆います. これらのボンドワイヤの長さは大幅に異なります. 1 つの信号が短いワイヤを介してダイのエッジからボール A1 に伝わる場合があります。. もう 1 つはダイの中心付近から発生し、複雑な内部トレースを通ってボール B23 に至る可能性があります。.

Intel などのチップ メーカーは、タイミング制約に関する文書で明確に述べています。: I/O タイミングの計算 (っす, thH) コアロジックからパッケージピンまでの内部遅延を含める必要があります.

正しい長さの式は次のとおりです。:
L1 (チップAの内部遅延) + L2 (PCB トレース) + L3 (チップBの内部遅延) = 定数

もし PCB レイアウト エンジニアは L1 と L3 の変化を無視して L2 のみを照合します, 完全に一致した基板トレースであっても、信号は異なるタイミングでダイに到着します。. プロフェッショナルなシミュレーションツールとターンキー設計 (MTK リファレンス レイアウトのような) まさにこれらの内部的な違いを説明するために存在します. エンジニアに基準位置のコピーを強制することで、完全な遅延の一致を保証します.

3. ビア効果: 層間のインピーダンストラップ

多層設計の場合, ビアは避けられない. しかし、ビアは伝送線路上の最も一般的なインピーダンスの不連続を表します。. 研究によると、寄生虫によって信号品質が大幅に劣化することが判明.

主要な寄生要素:

• 寄生容量: ビアパッドとアンチパッドの間に形成.
  近似式: c = 1.41 * e * T * D1 / (D2 – D1)
  これにより、立ち上がりエッジが遅くなり、遅延が増加します。.

• 寄生インダクタンス: ビア構造に固有.
  近似式: L = 5.08h * [ln(4日/日) + 1]
  これは同時スイッチングノイズの原因となります (SSN) パワーレールノイズ.

より深い問題: スタブと機能しないパッド. レイヤーに信号が入った場合 1 そしてレイヤー上で終了します 3, レイヤの未使用のビア部分 3 レイヤーへ 8 スタブになります. このスタブは高速でアンテナとして機能します, 反射の生成. バックドリルにより余分なスタブ材料を除去します. しかし、未使用のレイヤー上の機能しないパッドによって生じる余分な遅延を考慮するエンジニアはほとんどいません。.

ベストプラクティス: DQS や DQ などの高速グループ向け, 同一のレイヤー数とビア数を強制します. 長さを一致させるためだけにビアを追加しないでください。インピーダンスの不連続性により、数ミルの長さの不一致よりも早く信号の完全性が失われます。.

4. 層間の速度の違い: Surface は本当に速いのか?

ここに古典的な誤解があります: “表面トレースが高速になります。” 真実は誘電率にあり.

信号速度 (V) PCB では誘電率によって決まります (は):
V = C / √えー

ここで C は光の速度です (～11.8インチ/ナノ秒または 300,000,000 MS).

• 内層 (ストリップライン): 信号はFR4に完全に埋め込まれています. FR4 Er の範囲は次のとおりです。 4.2 に 4.5. 速度は光速の約半分: 5.5–6インチ/ナノ秒.

• 外層 (マイクロストリップ): 信号は片側FR4に向いています, 空気 (は=1) 一方では. これにより、 “実効誘電率” (エレフ) FR4の公称値より低い. 結果: より速い伝播, 通常 6.5 ～ 7 インチ/ナノ秒.

DDR データ バスが外側と内側の層のトレースを混在させる場合, 物理的な長さが完全に一致していても、重大なタイミング スキューが発生します. この速度差は、伝播遅延ルールによって補償する必要があります。, 単純な長さの一致ではない.

5. ガラス織り効果: 目に見えない誘電体のポットホール

ついに, シミュレーションでも捕らえることが困難な微細な殺人者: ガラス織り効果. FR4は均一ではありません. ガラス繊維を織ったものにエポキシ樹脂を含浸させたものです. ガラス繊維は誘電率が高い (~6). エポキシ樹脂ははるかに低い (~3).

高速トレースがグラスファイバーバンドル上を直接配線する場合, その下の誘電率は、表面にあるトレースとは大幅に異なります。 “エポキシが豊富な” エリア. これにより、同じバス全体の伝播速度にわずかではあるが重大な変動が生じます。. 平行トレース - ガラス上に 1 つ, エポキシ上に 1 つ - 異なる時間に到着 .

ソリューション:

1. より良い素材: より均一な誘電分布を実現するには、スプレッドガラスまたはフラットガラスの高速ラミネートを使用します.

2. 角度ルーティング: 重要なバスを斜めに配線する (10°または45°) ガラス織りグリッドとの位置合わせを避けるため .

結論: トレースアーティストからタイミングドクターへ

モダンな 高速PCB設計 進化した. “長さの一致” もはや幾何学模様の種族ではない. 材料科学を伴う複雑な最適化です, 電磁界理論, および半導体パッケージング. EDA の長さの読み出しだけに依存するのは、盲人と象のようなものです.

真のシグナルインテグリティには、 “合計遅延” 考え方. チップ内部遅延を含む, スタブ経由, 計算における層間の材料の違い. 説明できないタイミングの問題が発生した場合, 絵を描くのをやめる. これらのより深い物理的影響の調査を開始します.

必要な場合は、 PCBサプライヤー これらの複雑さを理解できる人、または次の高速プロジェクトで専門家による製造および設計サポートの見積もりが必要な場合は、当社のエンジニアリング チームにお問い合わせください。. 私たちはボードを作るだけではありません. DC から GHz までの信号伝送の課題を解決します.