想像してみてください 高速PCB 忙しいデータシティとして. 層間で信号を運ぶビアは地下トンネルのようなものです.
IPC-2251 による業界標準の近似による, 一般的なスルーホールビアには、間に寄生容量があります。 0.3 pFと 0.8 pF. 信号周波数がそれを超える場合 10 Gbps, この小さな数により、反射や遅延が発生する可能性があります. 完璧に設計されたデータリンクがビットエラーの嵐に変わる可能性があります.
この記事では、ビアの寄生容量の原因と最適化パスを 3 つの物理的側面から分析します。: 回路, 分野, そして素材.
1. 静電容量減衰層 – 幾何学的寸法を制御して電界漏れを低減
ビアの寄生容量の物理的な原因は、ビア パッドと基準グランド層の間の結合にあります。.
電磁界の観点から見ると, パッドとグランドプレーンは平行平板コンデンサを形成します. ビアの寄生容量を低減するには, 最も直接的な方法は、有効プレート面積を縮小することです.
業界の慣行は最小アニュラーリング要件に従っています. IPC-6012クラス用 3 高い信頼性, 外層の最小値は 2 ミル, 一方、内側の層は次のように減らすことができます。 1 ミル. この最小化戦略により、パッド直径が縮小され、グランドプレーンとの結合領域が効果的に圧縮されます。.
穴とパッドの直径の差を大きくすると、静電容量を低減するための別の経路が提供されます。. 公式に従わなければなりません:
パッド直径 = ドリル直径 + 2 × アニュラーリング
通常、掘削は 30% ～ 40% を占めます。 PCB製造 料金. したがって, 寸法調整による経済的制約との緊密な調整が必要.
アンチパッド治療用, 特定の層のパッド周囲の銅を除去すると、導体間の空間距離が増加します。. しかし, 過剰なクリアランスは、隣接するトレースでのクロストークや基準面での不連続を引き起こす可能性があります。.
2. 誘電パラメータ層 – “信号スローダウンゾーン” 材料選択で
標準 FR-4材 比誘電率 Dk ≈ 4.2 ～ 4.8 を持ちます。 1 GHz. で 10 GHz, Dk 値は 5% ～ 10% 低下する可能性があります.
低Dk材料 (Dk ≤ 3.5) 静電容量は誘電率に直接比例するため、寄生容量を介して効果的に低減されます。. しかし, これらの材料はコストが高く、より困難な加工が必要です. 一般低速サーキット用, このソリューションを採用する必要はありません. IPC-4101 は材料選択の技術的境界を定義します. 高周波設計は、この規格の関連するスラッシュ シート仕様を参照する必要があります。.
3. 電磁境界層 – 信号を正確に通過させる
スタブ長による制御は、高速ボトルネックを突破するための重要な方法です.
バックドリリングのエンジニアリング閾値
のために 10 Gbps 以上の SerDes チャネル, スタブ長が超過 10 ミル (について 0.254 mm) 目に見える挿入損失ノッチが発生する可能性があります. 商業的なバックドリルプロセスでは、次の間のスタブの長さを確実に制御できます。 4 ミルと 8 ミル (0.1 mm to 0.2 mm).
ビア スタブは、開回路の伝送線スタブとして機能します。. スタブ長が誘電体導波波長の 4 分の 1 に等しい場合, 高Q直列共振を励起します. リターンロス S11 は局所的に –8 dB を超えると悪化する可能性があります.
反射係数の定量的判定
反射係数の式は次のとおりです。:
C = (Z₂ − Z₁) / (Z₂ + Z₁)
どこ:
- Z₁ = 反射点前のラインインピーダンス
- Z₂ = 反射点後のラインインピーダンス
理想的な場合, C→ 0 反射なしで完全に吸収されることを意味します. C → ±1 は全反射を意味します. ビアによって追加の寄生パラメータが導入される場合, Γはゼロから外れます. 設計では、インピーダンス制御を通じてこの偏差を許容範囲内に保つ必要があります。.
ビアバレルウォールの設計原則
微細構造レベルで, 内径経由, アスペクト比 (ボードの厚さ / 穴径), 銅めっきの厚さは機械的信頼性によって直接決定されます. 標準的な穴壁の銅の厚さの範囲は次のとおりです。 2.5 ミルから 3.0 ミル. 穴径の機械的穴あけ限界は次のとおりです。 6 ミル (0.15 mm). レーザー穴あけ加工が可能な範囲 4 ミル (0.1 mm). アスペクト比を超える場合 8:1, めっき液が穴の中心まで完全に浸透できない, 空隙や亀裂が急激に盛り上がる.
ブラインドビアと埋め込みビアのコストトレードオフ
ブラインドビアと埋め込みビアにより、寄生容量を低減できます。 1/3 または 1/5 スルーホールビアの. しかし, 平方インチあたりの製造コストは約 1.3 に 2.0 スルーホール基板の2倍以上. 業界データによると、穴あけが PCB 製造コストの合計の 30% ～ 40% を占めています。. ブラインドビアはプロセスが複雑であるため、この割合が大幅に増加します. これらのシナリオでのみブラインド/埋め込みビアの使用を推奨します: システム データ レート ≥56 Gbps PAM4, HDI 高い配線密度を実現する任意の層の相互接続, またはスルーホールを収容できない小さなパッケージ領域.
最適化施策の概要
以下の表は、ソース資料に基づいたすべてのソリューションとそのコストへの影響をまとめたものです。.
| 最適化カテゴリ | 具体的な対策 | コストへの影響 |
|---|---|---|
| ビア寸法設計 | パッド径を小さくする; 穴とパッドの直径の差を大きくする | 軽度ですが、機械的強度と信頼性に注意してください |
| 誘電体および絶縁設計 | 誘電距離を増やす; アンチパッドを取り外します; 低Dk材料を使用 | 中～高 – 低 Dk の材料コストが高くなる |
| ビア配置設計 | グランドプレーンの端から遠ざけてください; 隣接する導体との間隔を制御する | 軽度 – ただし安全なクリアランスが必要 |
| ビア構造の選択 | スタブを除去するためのバックドリル; ブラインド/埋め込みビアを使用する; レイヤー遷移数を減らす | 中～高 – ブラインド/埋め込みビアのコストはスルーホールの 1.3 ～ 2.0 倍 |
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参考文献
[1] IPC-2251, 高速電子回路のパッケージングのための設計ガイド, IPC, 2003.
[2] IPC-4101E/21, リジッド・多層プリント基板用基材仕様, IPC.
[3] IPC-6012D, リジッドプリント基板の認定および性能仕様, IPC.
[4] IPC-D-317A4, プリント基板アセンブリの設計基準, IPC.
[5] IPC-TM-650, 試験方法マニュアル, IPC.
