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のために 高速プリント基板 (プリント基板) デザイン, 堅牢な設計と問題のある設計を区別する唯一の最も重要な要素は、多くの場合、肉眼では見えません: 信号のリターンパス. ネットワークを通過するすべての信号は、 プリント基板 孤立して存在するのではなく、その源に戻ることで電気回路が完成します。. 送信信号とその戻り電流によって囲まれる合計面積が定義されます。 信号ループ, そして、このループの形状は、シグナル インテグリティとシグナル インテグリティの両方に直接的かつ決定的な影響を与えます。 (そして) および電磁両立性 (EMC) .
工学統計によれば、最大で 80% の 高速PCB 障害はシグナルインテグリティの問題から発生します, 後期段階の修復は不相応に費用がかかり、困難であることが判明している . この記事では、信号ループの物理学について詳しく説明します。, 現代の電子設計への影響を定量化します, 次世代高速システムのリターンパスを最適化するための実行可能な戦略を提供します.
基本的なループの物理学とリターン パスの原理
ループエフェクトを理解するには, エンジニアはまず基本原理を理解する必要がある: すべての信号は閉ループ回路です. ドライバーから電流が流れます, 信号トレースを通過して受信機に到達します, そして、専用のグランドプレーンかどうかにかかわらず、何らかのパスを介してドライバーに戻る必要があります。, 電源プレーン, または別の導電ルート.
このリターン電流の動作は信号周波数によって決まります。. 低周波信号用 (kHz以下), 戻り電流は最小抵抗の経路をたどります, 導体断面全体に広く分散. しかし, 高速信号用 (その上 1 MHz), 原則が完全に変わります: 高周波リターン電流は最小の経路をたどります。インダクタンス—抵抗ではない. 原因としては、表皮効果, 高周波電流は、隣接する基準面上の信号トレースの直下に集中します。 (地面か電源か), ループ領域を最小限に抑える密結合ミラーイメージを形成します。.
ループインダクタンス 信号とEMIの動作を支配する基本的な物理量です. 平面長方形ループの場合, インダクタンスはループ面積に比例して近似できます。. この関係は、方形ループのインダクタンスの公式によって捉えられます。:
L ≈ μ₀ × (あ / 私)
どこL はループインダクタンスです (ヘンリーで), μ₀ は自由空間の透過率です (4π×10⁻⁷H/m), あ ループエリアです (平方メートル単位で), *l* はループの周囲長です (メートル単位で) . ループ面積が大きいほど, インダクタンスが大きいほど, パフォーマンスの低下が深刻になる.
基本的な誘導電圧方程式よりV = L × (ディ/デット), たとえ控えめなループ インダクタンスであっても、超高速電流過渡現象と組み合わせると、重大なノイズ電圧が発生する可能性があります。 (ディ/デット) 現代の高速ロジックの特徴. のために 10 Gbps信号 20 psの立ち上がり時間, di/dt は 10¹¹ A/s を超える場合があり、ピチェンリ レベルのインダクタンスがミリボルト、さらにはボルト レベルのノイズに変換され、論理エラーやグランド バウンスを引き起こす可能性があります。.
EMC への影響: 放射アンテナ効果
EMCの観点から, PCB ループはアンテナとして機能します. ループ面積が大きいほど, より効率的に電磁エネルギーを周囲環境に放射します。ループ面積は放射 EMI 強度の主要な変数です, そして、重要なループ寸法を制御することが、法規制遵守テストに合格するための最も効果的な方法です。.
EMC デバッグ事例からの業界データは、この現実を浮き彫りにします. 産業用制御ボードの EMI 改善に関する文書化された文書の 1 つ, ARM Cortex-M7プロセッサを利用したデュアルレイヤーPCB (216 MHzのメイン周波数) CAN FD および RS-485 インターフェイスが統合されている場合、30 ～ 230 MHz の範囲で顕著な放射ピークが発生しました。. で 126 MHz, ボードが CISPR を超えました 32 クラスB制限による 9.2 dBμV/m (3メートル法で測定) . 根本原因は、ループ回避とエリア拡張を強制する不連続なリターン パスであることが突き止められました。.
CISPR 32 制限は次から導き出されますIEC 61967 集積回路の標準要件. 上記で動作する高速信号の場合 10 MHz, 以下のループ領域を維持する0.5 平方センチメートル ベストプラクティスとして推奨されています. ループ面積が2倍になる場合, 放射性エミッションは最大で増加する可能性があります6 DB— 放射電力の 4 倍の増加に相当. ループ領域を維持する 1 平方センチメートル (そしてその下 0.5 cm²を超える信号の場合 100 MHz) 排出量がほとんどのクラス B 規制制限内に確実に収まるようにします.
放射性エミッションを超えて, 大きなループが作成される コモンモード放射 ループ インダクタンスの高周波電圧差が外部ケーブルを駆動する場合、つまり相互接続配線が意図しない送信アンテナに変換されることになります。. これはその理由を説明します 90% 高速での EMC 障害の割合 PCBデザイン 制御されていないクリティカルループ領域まで追跡できる .
シグナルインテグリティとパワーインテグリティの結果
シグナルインテグリティに対するループ領域の影響も同様に深刻です. いくつかのメカニズムが働いている:
インピーダンスの不連続性と反射: 信号がレイヤー間を遷移するとき (トランジション経由) 対応するリターンパス遷移なし, 戻り電流は代替ルートを見つけることを余儀なくされ、多くの場合、ループ領域を劇的に拡大するはるかに長い経路を通過します。. この経路の不連続性は、局所的なインピーダンス不整合として現れます。, 信号の品質を低下させ、タイミング違反を引き起こす信号の反射とリンギングを生成します。.
クロストークの増幅: 大規模な信号ループは電磁送信機として機能します, その場のエネルギーを隣接するトレースに結合する. クロック周波数を超えると 1 GHz と立ち上がり時間は以下になります 50 詩, 隣接する信号ペア間の誘導結合係数はループ面積に比例して増加します。. この効果は相互インダクタンス関係によって支配されます.
グランドバウンスと同時スイッチングノイズ (SSN): 複数の高速出力が同時に切り替わる場合, 総帰還電流は、それぞれの経路のループ インダクタンスを通って流れます。. 結果として生じる電圧降下 (V = L × di/dt) として現れるグランドバウンス- グランドプレーン上の異なる点間の過渡的な電圧シフト. IPC-2141Aガイドラインに準拠, 連続した基準面を維持し、リターンパス長を最小限に抑えることは、制御されたインピーダンス設計の基本要件です.
符号間干渉 (ISI) およびビットエラー率 (BER) 劣化はこれらのSI障害から直接起こります. で動作する高速シリアル リンクの場合 25 レーンあたりの Gbps (PCIE 5.0), 以下の信号反射 -15 dB と 10⁻¹² 未満の BER は必須要件です. 意図しないループ インダクタンスがマイクロヘンリーごとに発生すると、システムがこれらのパフォーマンスの崖に向かって押し上げられます。.
ループ領域を悪化させる重要な設計シナリオ
いくつかの一般的な PCB 設計手法により、意図せずに大規模な信号ループが作成されます。. 予防にはこれらのシナリオを認識することが不可欠です:
スプリットプレーン違反: 基準面のギャップまたは分割を越えて高速信号を配線すると、戻り電流が不連続部の周りを迂回するようになります。. The resulting loop area expansion can be dramatic. Simulation data indicates that when a 10 Gbps differential signal crosses a 1 mm GND plane split, the return path equivalent inductance increases by up to400% , with radiated EMI peaks rising by9 dBμV/m .
Improper Layer Transition (Via Stitching): When a signal changes layers, the adjacent reference plane may change simultaneously. Withoutステッチングビア (ground vias placed adjacent to signal vias) to provide a continuous return current path, the return current is forced to travel laterally to find the nearest ground connection, creating a large loop. For critical high-speed signals, stitching vias should be placed within20 ミル (0.5 mm) of the signal via.
Discontinuous Reference Planes: Overly aggressive via antipad sizing, power plane cutouts, または過剰なプレーンのボイドにより基準プレーンの不連続性が生じ、リターン電流の回避が強制される可能性があります。. IPC-2141A では、すべての高速信号層を隣接して配置することを推奨しています。, 連続基準面.
不適切に終了したガード トレース: ガード跡 (シールドのために敏感な信号の横に配置された銅配線) 十分なグランドビアが不足すると、終端されていない「フローティングアンテナ」となり、ブロックするよりも多くのノイズを結合する可能性があります。. 効果的なシールドのために, ガードトレースが必要一定の間隔でビアをステッチする— 通常、信号波長の 1/20 未満の間隔で配置されます。.
コネクタ基準面の遷移: 基板対基板または基板対ケーブルのコネクタで, 基準面の連続性が頻繁に切れる, ピン割り当てを慎重に計画し、リターンパスの完全性を維持するために専用のグランドピンを使用する必要がある.
ループ最小化のための実践的な設計戦略
包括的な設計原則は明確です: 低インピーダンスを確立する, 連続的なリターンパス あらゆる高速信号に対応. 実証済みの戦略がいくつか存在します:
完全な基準面を採用: 断片化された銅の流し込みではなく、層全体をグランドまたは配電専用にします. 適切にデカップリングすると、グランド プレーンと電源プレーンの組み合わせが AC リファレンス プレーンとして機能できます。.
レイヤーのスタックアップを最適化する: 各高速信号層を連続した基準面に直接隣接して配置します。, 垂直ループの高さを最小限に抑える. この緊密な電気結合によりループ面積が減少し、特性インピーダンスが制御されます。.
スプリットプレーンの交差を避ける: コンポーネントと信号の配置を計画して、高速信号トレースがリファレンス プレーンの不連続部分を横切らないようにします。. やむを得ず横断する場合, ステッチングコンデンサや局所的なグランドプレーン接続などの「ブリッジング」戦略を使用する.
トレース長を最小限に抑える: 高速信号トレースを可能な限り短く、直接的に保つ. トレース長のすべての単位がループ領域拡張の可能性を直接的に増大させます。.
配置による適切なステッチの実装: 信号層が遷移するたびに, グランドビアを信号ビアに隣接して配置します. 差動ペアの場合, 場所2つのグランドビア 各差動ビアペアの近く. シングルエンド信号の場合, 内部を介して隣接する 1 つのグランド 20 ミルがおすすめです.
差動信号の活用: 差動ペアは、真の信号と補数の信号の間に緊密なローカルリターンループを作成します. これにより外部放射線が減少しますが、, 差動信号には依然として連続した基準面と厳密な長さのマッチングが必要です (通常は以内に 5 ミル 10 Gbps+信号).
EDA シミュレーション ツールを使用する: 以下を含む最新の EDA プラットフォームケイデンス シグリティ X そしてキーサイト広告 リターンパスの視覚化とループ領域の分析機能を提供します. シミュレーションにより、エンジニアは製造に着手する前にリターンパスの不連続性を特定して修正できます。.
結論
従来の回路図中心の設計ワークフローでは目に見えないことが多い控えめな信号ループが、高速 PCB のパフォーマンスを決定する主要な要素として浮上します。. CISPR 規格に照らして放射性エミッションを評価するかどうか, PCIe仕様に対するビットエラー率の定量化, またはシグナルインテグリティマージンの評価, ループ領域制御は、これらすべてのメトリクスを結び付ける統一的な物理学であり続けます。. リターンパスの連続性を優先することで, ループ領域の最小化, 最新の EDA シミュレーションを活用, エンジニアは、パフォーマンスと規制要件の両方を確実に満たす高速 PCB をコスト効率よく設計できます。. これらの設計リスクを軽減したい組織向け, 経験豊富な人と一緒に働く PCB および PCBA サプライヤー クラス最高の設計手法を順守し、市場投入までの時間を短縮します。.
