導入
の分野で プリント基板設計, 銅アイランド (孤立銅箔とも呼ばれる) の扱いほど多くの議論を生むトピックはほとんどありません。, 死んだ銅, または浮遊銅. ある学派は完全な除去を主張しています, 一方、特定の条件下での選択的保持を主張する人もいます. この議論は基本的なエンジニアリング上の課題を反映しています: 電気的性能と製造可能性の間の微妙なバランス.
PCB カッパーアイランドとは何ですか?
あ プリント基板 銅アイランドとは、どのネットにも電気的に接続されていない孤立した銅箔領域を指します。, グランドプレーン, または電源プレーン. これらのアイランドは通常、銅の注入作業中に発生します。, ビア, または、はんだマスクダムが銅領域を誤って分割してしまう, そしてデザインツールの “島を削除する” 機能が有効になっていません.
核心的な疑問は残る: これらは一見すべきでしょうか “冗長な” 銅片は除去するか保持するか?
PCB 銅島の危険性: 無視できない電気リスク
1. アンテナ効果 — EMC の主な犯人
銅の島の最も重大な危険は、アンテナ効果. 島の長さを超える場合 1/20 ノイズ周波数に対応する波長, これは効率的なパッシブ ダイポール アンテナとなり、隣接するトレースからの放射ノイズを増幅し、外部の電磁干渉を受信することができます。, 近くの信号線に接続し直す.
1 つの 5G ミリ波 RF ボードの故障解析で, 銅アイランドの存在が放射性エミッション試験の失敗を直接引き起こした, ボード全体の EMI 性能が認証に合格できなくなる.
2. 寄生容量 — シグナルインテグリティを脅かす隠れた要因
銅アイランドは、隣接する信号トレースおよび電力線との間に寄生容量を形成します。. 平行平板静電容量は次の式で与えられます。:
C = ε₀ × εᵣ × S / d
どこ:
- C = 寄生容量 (ファラド)
- e₀ = 真空の誘電率 (8.85 × 10⁻¹² F/m)
- εᵣ = 誘電体の比誘電率 (FR-4: 約4.2～4.5)
- s = 島と隣接する導体との間の重複領域 (m²)
- d = 分離距離 (m)
寄生容量は正比例 離島エリアへ、そして反比例 間隔に. 高周波信号用, この寄生容量により、インピーダンスの不連続が発生します。, 信号の反射, エッジの歪み, そして深刻な場合には, 論理エラー.
IPC-2221B では、すべての非機能銅線エリアの最小寸法が ≥ である必要があることを明示的に要求しています。 0.3 mm× 0.3 mm, または、次の方法で完全に削除されます “銅削除” ルール.
3. 製造の信頼性リスク
銅の島は生産歩留まりに複数の脅威をもたらす:
- エッチング残留物のリスク: 孤立した銅はエッチングが不完全になりやすい, 銅の破片が残り、マイクロショートの原因となる可能性があります。この欠陥は、日常的な検査では検出することが非常に困難です。.
- はんだブリッジのリスク: SMT組立時, 溶けたはんだは島に沿って広がる可能性があります, 隣接するパッド間にはんだブリッジが形成される - ファインピッチコンポーネント付近ではリスクが大幅に増加します.
- CAF 障害のリスク: 隣接する信号層とリファレンス プレーンの間にアイランドがある場合, 導電性陽極フィラメントを誘発することができます (CAF) 湿った熱とバイアス条件下での形成. 1つの自動車グレードADASコントローラーに搭載, 12 銅の島々 0.18 電源層の mm² が原因 5% を超える VDD-GND リーク電流を示すボードの数 10 μA after 85°C/85%RH/1000-hour aging.
銅諸島の積極的な役割: 製造業の視点
こうしたリスクにもかかわらず, 銅アイランドは特定のシナリオで具体的なメリットをもたらします.
1. 銅密度のバランスをとり、基板の反りを抑制
PCB の反りは、HDI および多層基板の製造における歩留まりとアセンブリの信頼性に影響を与える重大な欠陥です。銅密度比 (CR) として定義されています:
CR = A_銅 / A_合計 × 100%
ここで、A_copper は特定の領域内の銅の面積、A_total は領域の総面積です。.
IPC-2221Bは反り抑制のために推奨しています, 銅密度比 10 mm× 10 信号層上の mm 領域は、30% そして 70% , 隣接する領域の差が以下である15 パーセントポイント.
熱膨張係数 (CTE) 銅の量はおよそ 17 ppm/°C, 一方、FR-4 基板の Z 軸 CTE は 70 ～ 90 ppm/°C です。. ラミネート冷却中, 銅密度の高い領域は収縮に抵抗しますが、銅が不足している領域は過度に収縮します, 巨視的な反りとして現れる層間曲げモーメントの生成.
IPC-6012 では、最大反りを義務付けています。0.75% 表面実装基板用.
ケーススタディ: 1 つの 8 層サーバー バックプレーン設計で, L2 信号層の局所的な銅密度はちょうど 12% スパース高速差動ペア配線による, 隣接する L3 電源プレーンが到達している間、 98% 密度. ラミネート後, L2/L3インターフェースを展示 0.42 a のたわみ mm 1.6 mm厚の板, IPC制限を超える.
2. 放熱と構造強化
銅の熱伝導率 (約 385 w/(m・K)) FR-4をはるかに上回る (約 0.3 w/(m・K)). 専用の放熱銅線を配線できない高密度設計の場合, 小さな銅アイランドを選択的に保持すると、局所的な放熱面積が増加し、ホットスポットの形成を防ぐことができます。.
より薄い基板の場合 0.8 mmまたはフレキシブル回路, 適切に分散された銅アイランドにより、構造強度が大幅に向上し、変形や破損のリスクが軽減されます。.
3. 生産コストの削減
すべての銅アイランドを除去するには、追加のエッチングまたは配線手順が必要です, 処理時間と化学薬品の消費量が増加する. 適度な電気要件を備えた低コストの民生用 PCB 向け, 小さなアイランドを保持すると、製造時間とエッチング液の使用量を削減できます。.
エンジニアリングガイドライン: “可能な場合は接続する, クリアランスの確保, 大きな島を削除する”
銅アイランドの処理は、画一的なアプローチに従うべきではありません。. IPC規格と業界慣行に基づく, 次の段階的な戦略が推奨されます:
| 治療原理 | 適用回路種類 | 具体的なアプローチ | 主な目的 |
|---|---|---|---|
| 完全な削除 | 高速回線, 精密アナログ, RF回路 | サイズに関係なくすべての銅アイランドを削除します | EMCと信号の完全性を保証 |
| 選択的除去 | 低速デジタル, 家電 | 削除しきい値を設定する; エッジの長さで島を削除する > 10 ミル (≈ 0.25 mm); より小さな島を保持する | EMC制御によるストレス軽減のバランスをとる |
| 特別保持 | 大きくて厚い板, 極薄ボード, フレックス回路 | 分散した小さな島々を保持する; 維持する≧ 20 ミル (≈ 0.5 mm) 信号トレースとパッドからのクリアランス | 応力バランスと構造的完全性を確保する |
重要なリマインダー: 銅の島は “島” まさに接地が困難または不可能なため. 保管が必要と判断される場合, アイランドの寸法を確認し、隣接するすべてのネットワークからの安全な距離を確保します。. 業界の慣例では、少なくとも次のクリアランスを推奨しています。 10 ミル (≈ 0.25 mm) ダミー銅線と信号トレースの間. 大きな島の場合, ビアまたは隣接する電源プレーンへの接続を介した接地を優先します。.
結論
PCB の銅アイランドは、 “目に見えないキラー” EMC と信号の完全性、および “製造ツール” 反りのバランスをとり、構造強度を強化します。絶対的な正解や不正解はありません。ただ、その選択がシナリオに一致するかどうかだけです。.
- 高周波・高速設計向け: ためらうことなくすべての銅の島を削除します.
- 大型の厚い基板や薄いフレキシブル基板向け: 合理的に小さく保つ, クリアランス準拠の離島.
これはすべての PCB 設計者が持つべきエンジニアリングの知恵です.
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