1. 導入: The “銅線アンテナ” 見えない
で 高速PCB設計, 最もイライラする問題は、多くの場合、トレース ルーティングではないことです, しかし、単純に見えない銅の柱、つまりビアスタブ.
信号レートが超過した場合 10 Gbps, 従来のスルーホールビアの未使用のメッキ部分は、吊り下げられたアンテナのように動作します。, 常に反省している, 共鳴する, 信号エネルギーを侵食する. バックドリリング (制御された深さの掘削) これに対処するための最も経済的かつ効果的な方法です “銅アンテナ” 問題.
バックドリルの原理は簡単です: スルーホールめっき完了後, より大きな直径のドリルビットがビアの反対側から再びビアに入ります。 プリント基板 機能しない銅スタブを削除するには, 有効導電部のみを残す. しかし, “率直な” 意味はありません “不正確。” バックドリリング設計の成否は、多くの場合、3 つの重要なパラメータの正確な制御に依存します。.
2. バックドリリングの成功を決定する 3 つの数字
2.1 ナンバーワン: バックドリル深さ — A 0.1 mmの違いがすべてを変える
バックドリルの深さはバックドリル設計の主要なパラメータです. ドリルが深すぎる, そして信号層を切り開き、ボード全体を解体します。. ドリルが浅すぎる, スタブが残るため、バックドリルの作業が無駄になります.
計算式:
バックドリルの深さ = 基板の総厚さ − (ターゲット信号層からバックドリル入力面までの距離) + プロセス補償値
通常、プロセス補償値の範囲は次のとおりです。0.05 mm to 0.15 mm. この補正は必要な安全マージンです。補正が少なすぎると、ドリルビットの摩耗やボードの厚さの変化によりスタブが残る可能性があります。; 補償が多すぎると、内層の信号トレースが損傷する可能性があります.
深さ制御公差用, 標準 PCBメーカー 達成できる±0.1mm, 一方、プレミアムボードショップはこれを次のように圧縮できます±0.05mm. この ±0.05 mm の能力は、基本的に 112G/224G 超高速ボードのエントリーしきい値です。. いくつかの 高周波ボード 仕様では深度偏差制御も必要です±0.025mm.
2.2 ナンバー2: バックドリル直径 — オーバーサイズ 0.2 mm, ちょうどいい
バックドリルビットは元のスルーホールより大きくなければなりません. なぜ? なぜなら、バックドリリングは単に “ドリルアウト” 銅スタブだけでなく、銅の破片も完全に除去します.
標準オーバーサイズ: 0.2 mm to 0.3 mm (8 に 12 ミル) 元のスルーホール径よりも大きい.
一部の情報源ではオーバーサイズを推奨しています 6 に 10 ミル (0.15 に 0.25 mm), 他の人が提案している間 4 に 8 ミル. 業界のコンセンサスを総合する, 0.2 mm to 0.3 mm 主流の標準を表します. 過大なサイズが少なすぎると銅の破片が残ります; サイズが大きすぎると、貴重な配線スペースが消費されてしまいます.
クリアランス要件:
- バックドリル穴へ外層 トレース/パッド: ≥0.3 mm (12 ミル)
- バックドリル穴へ内層 銅の特徴: ≥0.25 mm (10 ミル)
- バックドリル穴から隣接するバックドリル穴まで: ≥0.25 mm
2.3 ナンバー 3: スタブの長さ - “生死の線” シグナルインテグリティの
スタブは小さな銅製の柱セグメントです意図的に保持された バックドリル後. すべてをドリルアウトしてみませんか? プロセスの制限により、ドリルビットがターゲットの信号層を貫通するのを防ぐために小さな安全マージンが必要になるため.
一般規格: 従来の高速信号スタブ長 ≤ 0.2 mm (8 ミル).
超高速要件: 112G/224G 高周波信号スタブの長さは厳密に ≤ に制御する必要があります。 0.1 mm.
データレート層ごとのスタブ長要件:
| 信号データレート | スタブ制御ターゲット | メモ |
|---|---|---|
| 下に 10 Gbps | ≤ 0.76 mm | 低速シナリオ, バックドリルは多くの場合不要です |
| 25 Gbps | ≤ 0.20 mm (設計目標 0.1 mm + 許容範囲 0.1 mm) | 主流の高速規格 |
| 56 Gbps以上 | ≤ 0.13 mm (5 ミル) | PAM4シグナリングの厳格な管理 |
| 112G/224G | ≤ 0.10 mm (4 ミル) | 超高速化の必須要件 |
| 超高周波 | ≤ 0.05 mm | 優れた製造能力の差別化要因 |
スタブの長さとの比較. 信号損失の関係:
実験データによると、 10 Gbps, 100Ω 差動ペアのシナリオ, a 0.2 mm スタブにより、S11 反射係数は約−6dB — 信号エネルギーのほぼ 3 分の 1 が反射されて戻ってくることを意味します, アイ ダイアグラムが終結に近づいている.
3. ケーススタディ: バックドリリングの真価
UGPCB はバックドリルを適用しました 20-層, 3.5 厚さ mm バックプレーンプロジェクト. 元のスルーホールのスタブの長さは驚異的でした 2.8 mm - で 10 Gbps 以上のシナリオ, これは本質的には “シグナルブラックホール” 信号経路に直接挿入.
スタブをバックドリルすることで、 2.8 mmまで0.2 mm, 各ビアの挿入損失は約 4.4 DB. バックプレーンには 4 つのビアを介した信号遷移が含まれていました, 合計を回復する:
4.4 dB× 4 = 17.6 損失バジェットのdB
どういうことですか 17.6 dB平均? 高速リンクのバジェット設定において, これにより、システム全体が信号完全性テストに合格するかどうかが決まります。. バックドリルなし, リンクは単に失敗する可能性があります; バックドリリングあり, すべてが予算内に収まる.
4. 実践的なルール: バックドリリングを問題として扱わないでください “普遍的な治療法”
バックドリルが効果的, しかし、過度に使用すべきではありません.
バックドリルを指定する場合:
- ✅ 信号速度≥ 10 Gbps 高速ネットワークで
- ✅板厚 > 1.6 mm 厚い板で
- ✅ 高速 SerDes チャネル (PCIE 5.0/6.0, 400G/800Gイーサネット, 等)
バックドリリングをスキップする場合:
- ❌ 信号速度< 5 Gbps 低速信号用
- ❌ 従来の薄型基板
- ❌ HDI ブラインド/埋め込み構造 (異なるプロセスパス)
設計仕様チェックリスト:
- 機能しないパッドを取り外します: バックドリル層上の機能しないパッドをすべて取り除き、容量性負荷を軽減します。
- 製造図面でバックドリル層を分離する: 穴の座標を記録した専用のバックドリルレイヤーを作成します。, ターゲット層, バックドリルの深さ
- クリアランスを厳格に実施する: ≥ 0.3 mm (外層) / ≥ 0.25 mm (内層)
コストとリードタイム:
バックドリリングにより PCB 製造コストが約 1 倍増加します5% に 15% 生産リードタイムを約1日延長. ブラインド/埋め込みソリューションとの比較, しかし, バックドリリングは依然として高速スルーホール基板の最もコスト効率の高いスタブ管理アプローチです.
5. 結論: バックドリリングは精度の芸術です
バックドリリング設計の本質は、以下の正確なバランスを見つけることにあります。 “きれいに除去” そして “突破口はありません。”
- 深さ: 正確に計算する, 十分な補償を認める (0.05 に 0.15 mm)
- 直径: 十分なオーバーサイズ (0.2 に 0.3 mm), 銅の破片をすべて取り除く
- スタブ: 長さをコントロールする (≤ 0.2 一般用mm, ≤ 0.1 超高速用mm)
これら 3 つの数値は相互に依存しています. いずれかの偏差が発生すると、信号の整合性が失われます.
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データソースの帰属
この記事で引用されている技術パラメータと規格は、次の情報源に基づいています。:
- IPC-6012Fリジッドプリント基板の認定および性能仕様 (10月 2023 リビジョン) — バックドリル構造の仕様, スタブ定義, バックドリル深さ測定基準点, と合格基準
- IPC-2221Cプリント基板設計に関する一般規格 (2023 リビジョン) — 不連続性制御に関する推奨事項とバックドリルに関する新しいセクションによる
- IPC-2141インピーダンス制御回路基板と高速ロジック設計ガイド — ビアおよび相互接続遷移における寄生要素を最小限に抑えるためのガイダンス
- IPC-6012 リビジョン F 技術ウェビナー — バックドリル構造要件と微細断面評価基準
