ที่ “นักฆ่าที่มองไม่เห็น” เบื้องหลังการจับคู่ความยาว: คุณกำลังกำหนดเส้นทาง DDR อย่างถูกต้องหรือไม่?

การแนะนำ: ความเข้าใจผิดของการจับคู่ความยาวที่สมบูรณ์แบบ

ใน การออกแบบ PCB ชุมชน, ตำนานที่เป็นอันตรายยังคงมีอยู่: “จับคู่ความยาวการติดตาม, และปัญหาเรื่องเวลาก็หายไป” วิศวกรหลายคนกำหนดเส้นทาง DDR, PCIE, หรือรถบัสความเร็วสูงอื่นๆ ที่หลงใหลในความสวยงามแบบคดเคี้ยว. พวกเขาเฉลิมฉลองเมื่อข้อผิดพลาดด้านความยาวทางกายภาพเกิดขึ้นภายใน 5 ล้าน. แต่เมื่อนาฬิกาของระบบเข้าสู่ช่วง GHz และอัตราข้อมูลเกินเกณฑ์ Gbps, เกิดปรากฏการณ์น่าหงุดหงิดขึ้น. ความยาวทางกายภาพนั้นเข้ากันอย่างลงตัว. แต่จังหวะสัญญาณกลับเลื่อนลอยไป. แผนภาพตาปิดลง.

ความล้มเหลวนี้ไม่ใช่การขาดแคลนความพยายาม. มันเป็นผลงานของนักฆ่าที่มองไม่เห็น—ผลกระทบทางกายภาพที่ซ่อนอยู่ภายใน ลามิเนต PCB, แพ็คเกจชิป, และพื้นผิวทองแดง. วันนี้, เราจะวิเคราะห์ข้อผิดพลาด 5 ประการที่ถูกมองข้ามมากที่สุดในการจับคู่ความยาวความเร็วสูง.

1. เอฟเฟกต์มุมด้านในและเอฟเฟกต์สกิน: เหตุใดอิเล็กตรอนจึงเข้าสู่เลนภายใน

พิจารณาการจำลองแบบคลาสสิก. ร่องรอยสัญญาณสองเส้นวัดได้อย่างแม่นยำ 100 ล้าน. คนหนึ่งเป็นคนตรง. ส่วนคดเคี้ยวอื่นๆ. สัญญาณใดมาถึงเครื่องรับก่อน? สัญชาตญาณชี้ให้เห็นถึงชัยชนะเป็นเส้นตรง. บางคนถือว่าความยาวเท่ากันหมายถึงเวลาที่มาถึงเท่ากัน. การจำลองพิสูจน์เป็นอย่างอื่น: ร่องรอยคดเคี้ยวชนะ.

ทำไมสิ่งนี้ถึงเกิดขึ้น?

ที่ความถี่สูง, การส่งสัญญาณไม่ใช่แค่การดริฟท์ของอิเล็กตรอนเท่านั้น. เป็นการแพร่กระจายคลื่นแม่เหล็กไฟฟ้า. เมื่อความถี่เพิ่มขึ้น, อิเล็กตรอนมีพฤติกรรมเหมือนนักขับรถแข่งที่มีทักษะ. พวกเขาจะค้นหาเลนในโดยอัตโนมัติ ซึ่งเป็นเส้นทางที่มีอิมพีแดนซ์ต่ำที่สุด. สำหรับร่องรอยที่มีความกว้างจำกัด, สนามแม่เหล็กไฟฟ้าจะบังคับให้กระแสมีสมาธิไปตามขอบด้านในของแต่ละโค้ง. นี้ “เอฟเฟกต์มุมด้านใน” ทำให้เส้นทางไฟฟ้าจริงสั้นลงเมื่อเทียบกับเส้นกึ่งกลางทางเรขาคณิต.

นี่คือเอฟเฟกต์ของผิวหนังที่ใช้งานจริง. ตามทฤษฎีแม่เหล็กไฟฟ้า, กระแสสลับมุ่งความสนใจไปที่พื้นผิวตัวนำเมื่อความถี่เพิ่มขึ้น. ความลึกของผิว (d) กำหนดการเจาะนี้.

สูตร: δ = √(ร / เช้า)

• ที่ความถี่ต่ำ, กระแสไฟฟ้าจะเต็มหน้าตัดของทองแดงทั้งหมด.

• ที่ 5 กิกะเฮิรตซ์, กระแสจะไหลภายในระยะไม่กี่ไมโครเมตรของพื้นผิวทองแดง.

สิ่งนี้หมายความว่าอย่างไร? หากเพิ่มความหนาทองแดงลงไป 2 ออนซ์สำหรับความต้านทาน DC ต่ำ, สัญญาณความถี่สูงจะไม่สนใจความพยายามของคุณ. พวกเขาใช้เพียงพื้นผิวเท่านั้น. ร่องรอยที่กว้างขึ้นจะทำให้สั้นลง “ทางลัดเลนด้านใน” ที่โค้ง, ทำให้เกิดข้อผิดพลาดด้านเวลามากขึ้น. ในการออกแบบความเร็วสูงขั้นสุดยอด, ร่องรอยที่กว้างเกินไปกลายเป็นฝันร้ายที่เข้ากันกับความยาว.

2. ภายในชิป: ความยาวที่ซ่อนอยู่ในแพ็คเกจ

เราวัดทุกมิลลิเมตรของ พีซีบี ติดตามด้วยคาลิปเปอร์หรือซอฟต์แวร์. แต่เราคำนึงถึงระยะทางที่สัญญาณเดินทางก่อนออกเดินทางและหลังเข้าชิปหรือไม่? นี่คือความล่าช้าของพิน.

เปิดแพ็คเกจชิป. ข้างใน, แม่พิมพ์เชื่อมต่อกับหมุดหรือลูกบอลผ่านลวดเชื่อมด้วยกล้องจุลทรรศน์. ในแพ็คเกจ BGA, แม่พิมพ์ตั้งอยู่ตรงกลางขณะที่ลูกบอลปกคลุมพื้นผิวด้านล่างทั้งหมด. ลวดบอนด์เหล่านี้มีความยาวต่างกันอย่างมาก. สัญญาณหนึ่งอาจเดินทางจากขอบดายไปยังบอล A1 ผ่านสายสั้น. อีกจุดหนึ่งอาจเกิดขึ้นใกล้จุดศูนย์กลางแม่พิมพ์และเส้นทางผ่านร่องรอยภายในที่ซับซ้อนไปยังบอล B23.

ผู้ผลิตชิปอย่าง Intel ระบุอย่างชัดเจนในเอกสารจำกัดเวลาของตน: การคำนวณเวลา I/O (ทีเอสยู, ไทย) จะต้องรวมความล่าช้าภายในจากตรรกะหลักไปยังพินแพ็คเกจ.

สมการความยาวที่ถูกต้องคือ:
L1 (ความล่าช้าภายในที่ชิป A) + L2 (ติดตาม PCB) + L3 (ความล่าช้าภายในที่ Chip B) = ค่าคงที่

ถ้า เค้าโครง PCB วิศวกรจะจับคู่เฉพาะ L2 โดยไม่สนใจการเปลี่ยนแปลงของ L1 และ L3, สัญญาณมาถึงที่ดายในเวลาที่ต่างกัน—ถึงแม้จะมีร่องรอยของบอร์ดที่ตรงกันอย่างสมบูรณ์แบบก็ตาม. เครื่องมือจำลองระดับมืออาชีพและการออกแบบแบบครบวงจร (เช่นเค้าโครงอ้างอิง MTK) มีอยู่อย่างแม่นยำเพื่ออธิบายความแตกต่างภายในเหล่านี้. การบังคับให้วิศวกรคัดลอกตำแหน่งอ้างอิงช่วยให้แน่ใจว่าการจับคู่ล่าช้าทั้งหมด.

3. เวีย เอฟเฟ็กต์: กับดักความต้านทานระหว่างเลเยอร์

ในการออกแบบหลายชั้น, จุดแวะจะหลีกเลี่ยงไม่ได้. แต่จุดแวะแสดงถึงความไม่ต่อเนื่องของความต้านทานโดยทั่วไปในสายส่ง. การวิจัยแสดงให้เห็นว่าผ่านปรสิตทำให้คุณภาพสัญญาณลดลงอย่างรุนแรง.

องค์ประกอบปรสิตที่สำคัญ:

• ความจุของปรสิต: สร้างขึ้นระหว่างแผ่นอิเล็กโทรดและแผ่นป้องกัน.
  สูตรโดยประมาณ: ค = 1.41 * อี * T * D1 / (D2 – D1)
  สิ่งนี้จะทำให้ขอบที่เพิ่มขึ้นช้าลงและเพิ่มความล่าช้า.

• การเหนี่ยวนำปรสิต: โดยธรรมชาติของโครงสร้างผ่านทาง.
  สูตรโดยประมาณ: ยาว = 5.08 ชม * [ln(4ชั่วโมง/วัน) + 1]
  สิ่งนี้มีส่วนทำให้เกิดสัญญาณรบกวนการสลับพร้อมกัน (สสส) และเสียงรางไฟฟ้า.

ปัญหาที่ลึกซึ้งยิ่งขึ้น: ต้นขั้วและแผ่นอิเล็กโทรดที่ไม่ทำงาน. เมื่อมีสัญญาณเข้าสู่ Layer 1 และออกบน Layer 3, ที่ไม่ได้ใช้ผ่านส่วนที่มาจากเลเยอร์ 3 ถึงเลเยอร์ 8 กลายเป็นต้นขั้ว. ต้นขั้วนี้ทำหน้าที่เป็นเสาอากาศที่ความเร็วสูง, ทำให้เกิดการสะท้อนกลับ. การเจาะด้านหลังจะขจัดวัสดุต้นขั้วส่วนเกินออก. แต่มีวิศวกรเพียงไม่กี่คนที่พิจารณาถึงความล่าช้าเพิ่มเติมที่เกิดจากแผ่นอิเล็กโทรดที่ไม่สามารถใช้งานได้บนชั้นที่ไม่ได้ใช้.

แนวปฏิบัติที่ดีที่สุด: สำหรับกลุ่มความเร็วสูง เช่น DQS และ DQ, บังคับใช้การนับเลเยอร์ที่เหมือนกันและผ่านการนับ. อย่าเพิ่มจุดแวะเพียงเพื่อจับคู่ความยาว - ความไม่ต่อเนื่องของอิมพีแดนซ์จะทำลายความสมบูรณ์ของสัญญาณได้เร็วกว่าความยาวที่ไม่ตรงกันสองสามล้าน.

4. ความแตกต่างของความเร็วแบบชั้นต่อชั้น: Surface เร็วขึ้นจริง ๆ หรือไม่?

นี่คือความเข้าใจผิดแบบคลาสสิก: “การติดตามพื้นผิวเร็วขึ้น” ความจริงอยู่ในค่าคงที่ไดอิเล็กทริก.

ความเร็วของสัญญาณ (วี) ใน PCB ถูกกำหนดโดยค่าคงที่ไดอิเล็กทริก (เป็น):
วี = ค / √เอ่อ

โดยที่ C คือความเร็วแสง (~11.8 นิ้ว/ns หรือ 300,000,000 เมตร/วินาที).

• ชั้นใน (สตริปไลน์): สัญญาณฝังอยู่ใน FR4 อย่างสมบูรณ์. FR4 Er มีตั้งแต่ 4.2 ถึง 4.5. ความเร็วคือประมาณครึ่งหนึ่งของความเร็วแสง: 5.5–6 นิ้ว/วินาที.

• ชั้นนอก (ไมโครสตริป): สัญญาณหันหน้าไปทาง FR4 ด้านหนึ่ง, อากาศ (คือ=1) ในอีกทางหนึ่ง. สิ่งนี้จะสร้าง “ค่าคงที่ไดอิเล็กทริกที่มีประสิทธิภาพ” (เอเรฟ) ต่ำกว่าค่าที่ระบุของ FR4. ผลลัพธ์: การขยายพันธุ์เร็วขึ้น, โดยทั่วไปคือ 6.5–7 นิ้ว/ns.

หากบัสข้อมูล DDR ผสมร่องรอยชั้นนอกและชั้นใน, แม้แต่ความยาวทางกายภาพที่เข้าคู่กันอย่างสมบูรณ์แบบก็ทำให้จังหวะเวลาเบี่ยงเบนไปมาก. ความแตกต่างของความเร็วนี้จะต้องได้รับการชดเชยผ่านกฎความล่าช้าในการแพร่กระจาย, ไม่ใช่การจับคู่ความยาวแบบธรรมดา.

5. เอฟเฟกต์การทอแก้ว: หลุมบ่ออิเล็กทริกที่มองไม่เห็น

ในที่สุด, นักฆ่าด้วยกล้องจุลทรรศน์แม้แต่การจำลองก็ดิ้นรนที่จะจับภาพ: เอฟเฟกต์การทอแก้ว. FR4 ไม่เป็นเนื้อเดียวกัน. เป็นใยแก้วทอที่ชุบด้วยอีพอกซีเรซิน. ใยแก้วมีค่าคงที่ไดอิเล็กทริกสูง (~6). อีพอกซีเรซินต่ำกว่ามาก (~3).

เมื่อเส้นทางความเร็วสูงเคลื่อนผ่านมัดใยแก้วโดยตรง, ค่าคงที่ไดอิเล็กทริกที่อยู่ด้านล่างจะแตกต่างอย่างมากจากร่องรอยที่อยู่ใน “อุดมด้วยอีพ็อกซี่” พื้นที่. สิ่งนี้ทำให้เกิดการเปลี่ยนแปลงความเร็วการแพร่กระจายข้ามบัสเดียวกันเพียงเล็กน้อยแต่มีนัยสำคัญ. เส้นขนาน—เส้นหนึ่งอยู่เหนือกระจก, หนึ่งอันบนอีพอกซี - มาถึงในเวลาที่ต่างกัน .

การแก้ปัญหา:

1. วัสดุที่ดีกว่า: ใช้ลามิเนตความเร็วสูงแบบกระจกกระจายหรือกระจกแบนเพื่อการกระจายอิเล็กทริกที่สม่ำเสมอมากขึ้น.

2. การกำหนดเส้นทางมุม: กำหนดเส้นทางรถโดยสารประจำทางที่สำคัญในมุมต่างๆ (10°หรือ 45°) เพื่อหลีกเลี่ยงการจัดแนวกับตารางสานแก้ว .

บทสรุป: จากศิลปินแนวหน้าสู่ Timing Doctor

ทันสมัย การออกแบบ PCB ความเร็วสูง ได้พัฒนาแล้ว. “จับคู่ความยาว” ไม่ใช่การแข่งขันทางเรขาคณิตอีกต่อไป. เป็นการเพิ่มประสิทธิภาพที่ซับซ้อนซึ่งเกี่ยวข้องกับวัสดุศาสตร์, ทฤษฎีสนามแม่เหล็กไฟฟ้า, และบรรจุภัณฑ์เซมิคอนดักเตอร์. การใช้การอ่านค่า EDA เพียงอย่างเดียวก็เหมือนกับคนตาบอดและช้าง.

ความสมบูรณ์ของสัญญาณที่แท้จริงต้องมี “ความล่าช้าทั้งหมด” ความคิด. รวมความล่าช้าภายในชิป, ผ่านทางต้นขั้ว, และความแตกต่างของวัสดุแบบชั้นต่อชั้นในการคำนวณของคุณ. เมื่อเกิดปัญหาเรื่องเวลาที่ไม่สามารถอธิบายได้, หยุดวาด. เริ่มตรวจสอบผลกระทบทางกายภาพเชิงลึกเหล่านี้.

หากคุณต้องการ ผู้จำหน่าย PCB ผู้เชี่ยวชาญในความซับซ้อนเหล่านี้—หรือหากโครงการความเร็วสูงถัดไปของคุณต้องการใบเสนอราคาสำหรับการสนับสนุนด้านการผลิตและการออกแบบโดยผู้เชี่ยวชาญ—โปรดติดต่อทีมวิศวกรของเรา. เราไม่เพียงแค่สร้างบอร์ดเท่านั้น. เราแก้ปัญหาความท้าทายในการส่งสัญญาณจาก DC ถึง GHz.