Imagina un PCB de alta velocidad como una ciudad ocupada de datos. Las vías que transportan señales entre capas son como túneles subterráneos..
Según la aproximación estándar de la industria de IPC-2251, una vía de orificio pasante típica tiene una capacitancia parásita entre 0.3 pF y 0.8 pF. Cuando las frecuencias de la señal exceden 10 GBPS, este pequeño número puede causar reflejos y retrasos. Puede convertir un enlace de datos perfectamente diseñado en una tormenta de errores de bits.
Este artículo analiza las causas y las rutas de optimización de la capacitancia parásita desde tres dimensiones físicas.: circuito, campo, y material.
1. La capa de atenuación de capacitancia: control de las dimensiones geométricas para reducir las fugas de campo eléctrico
El origen físico de la capacitancia parásita de la vía radica en el acoplamiento entre la plataforma de la vía y la capa de tierra de referencia..
Desde la perspectiva del campo electromagnético, la almohadilla y el plano de tierra forman un capacitor de placas paralelas. Reducir mediante capacitancia parásita, El camino más directo es reducir el área efectiva de la placa..
La práctica de la industria sigue los requisitos mínimos de anillos anulares.. Para clase IPC-6012 3 alta confiabilidad, el mínimo de la capa exterior es 2 mil, mientras que la capa interior se puede reducir a 1 mil. Esta estrategia de minimización reduce el diámetro de la pastilla y comprime efectivamente el área de acoplamiento con el plano de tierra..
Aumentar la diferencia de diámetro entre el orificio y la almohadilla proporciona otra forma de reducir la capacitancia.. Debes seguir la fórmula.:
Diámetro de la almohadilla = Diámetro de la broca + 2 × Anillo anular
La perforación suele representar entre el 30% y el 40% de fabricación de PCB costo. Por lo tanto, a través de ajustes de dimensiones requieren una estrecha coordinación con las limitaciones económicas..
Para tratamiento antipad, La eliminación del cobre alrededor de la almohadilla en capas específicas aumenta la distancia espacial entre los conductores.. Sin embargo, un espacio excesivo puede causar interferencias en las pistas adyacentes y discontinuidad en el plano de referencia..
2. La capa de parámetros dieléctricos: la “Zona de desaceleración de señal” en la selección de materiales
Estándar Material FR-4 tiene una constante dieléctrica relativa Dk ≈ 4,2–4,8 en 1 GHz. En 10 GHz, el valor Dk puede caer entre un 5% y un 10%.
Materiales de bajo Dk (Dk ≤ 3.5) reducir efectivamente a través de capacitancia parásita porque la capacitancia es directamente proporcional a la constante dieléctrica. Sin embargo, Estos materiales cuestan más y requieren un procesamiento más duro.. Para circuitos ordinarios de baja velocidad, no es necesario adoptar esta solución. IPC-4101 define los límites técnicos para la selección de materiales. Los diseños de alta frecuencia deben hacer referencia a las especificaciones relevantes de Slash Sheet en esta norma..
3. La capa límite electromagnética: dejar pasar las señales con precisión
El control mediante la longitud del trozo es un método fundamental para superar los cuellos de botella de alta velocidad.
Umbral de ingeniería para perforación trasera
Para 10 Canales SerDes de Gbps o superior, una longitud del trozo que excede 10 mil (acerca de 0.254 milímetros) puede causar muescas de pérdida de inserción observables. Los procesos comerciales de perforación inversa pueden controlar de manera confiable la longitud del trozo entre 4 mil y 8 mil (0.1 mm a 0.2 milímetros).
Un vía stub actúa como un stub de línea de transmisión en circuito abierto.. Cuando la longitud del trozo es igual a un cuarto de la longitud de onda guiada por el dieléctrico, excita una resonancia de serie Q alta. La pérdida de retorno S11 puede deteriorarse localmente más allá de –8 dB.
Juicio cuantitativo del coeficiente de reflexión
La fórmula del coeficiente de reflexión es:
C = (Z₂ − Z₁) / (Z₂ + Z₁)
Dónde:
- Z₁ = impedancia de línea antes del punto de reflexión
- Z₂ = impedancia de línea después del punto de reflexión
En un caso ideal, C → 0 Significa absorción total sin reflejo.. C → ±1 significa reflexión total. Cuando una vía introduce parámetros parásitos adicionales, Γ se desvía de cero. El diseño debe mantener esta desviación dentro de un rango aceptable mediante el control de impedancia..
A través de los principios de diseño de paredes de barril
A nivel microestructural, a través del diámetro interior, relación de aspecto (espesor del tablero / diámetro del agujero), y el espesor del revestimiento de cobre se determinan directamente a través de la confiabilidad mecánica. El espesor de cobre de la pared del orificio estándar varía desde 2.5 mil a 3.0 mil. El límite de perforación mecánica para el diámetro del agujero es 6 mil (0.15 milímetros). La perforación láser puede alcanzar 4 mil (0.1 milímetros). Cuando la relación de aspecto excede 8:1, La solución de enchapado no puede penetrar completamente el centro del orificio., y los huecos o grietas aumentan bruscamente.
Compensación de costos para vías ciegas y enterradas
Las vías ciegas y enterradas pueden reducir la capacitancia parásita a 1/3 o 1/5 de un orificio pasante a través de. Sin embargo, su costo de fabricación por pulgada cuadrada es aproximadamente 1.3 a 2.0 veces mayor que el de las placas con orificios pasantes. Los datos de la industria muestran que la perforación representa entre el 30% y el 40% del costo total de fabricación de PCB. Las vías ciegas aumentan significativamente este porcentaje debido a la complejidad de su proceso.. Se recomienda utilizar vías ciegas/enterradas solo en estos escenarios.: velocidad de datos del sistema ≥56 Gbps PAM4, IDH interconexión de cualquier capa para una alta densidad de enrutamiento, o pequeñas áreas de embalaje que no pueden acomodar agujeros pasantes.
Resumen de medidas de optimización
La siguiente tabla resume todas las soluciones y su impacto en los costos según el material de origen..
| Categoría de optimización | Medida específica | Impacto en los costos |
|---|---|---|
| A través del diseño de dimensiones | Reducir el diámetro de la pastilla; aumentar la diferencia de diámetro entre el orificio y la almohadilla | Menor, pero tenga cuidado con la resistencia mecánica y la confiabilidad. |
| Diseño dieléctrico y de aislamiento. | Aumentar la distancia dieléctrica; quitar el antipad; utilizar material de bajo Dk | Medio a alto: el material de bajo Dk cuesta más |
| A través del diseño de ubicación | Mantener alejado de los bordes del plano de tierra; Controlar el espacio entre conductores adyacentes. | Menor, pero requiere autorización de seguridad |
| Mediante selección de estructura | Perforación trasera para quitar el trozo; utilizar vías ciegas/enterradas; reducir el recuento de transiciones de capas | Medio a alto: las vías ciegas/enterradas cuestan entre 1,3 y 2,0 veces los orificios pasantes |
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Referencias
[1] IPC-2251, Guía de Diseño para el Empaquetado de Circuitos Electrónicos de Alta Velocidad, PCI, 2003.
[2] IPC-4101E/21, Especificación de Materiales Base para Tableros Impresos Rígidos y Multicapa, PCI.
[3] IPC-6012D, Especificación de calificación y rendimiento para tableros impresos rígidos, PCI.
[4] IPC-D-317A4, Estándar de diseño para ensamblajes de tableros impresos, PCI.
[5] IPC-TM-650, Manual de métodos de prueba, PCI.
