Imaginez un circuit imprimé à grande vitesse en tant que ville de données très active. Les vias qui transportent les signaux entre les couches sont comme des tunnels souterrains.
Selon l'approximation standard de l'industrie de l'IPC-2251, un via traversant typique a une capacité parasite entre 0.3 pF et 0.8 pF. Lorsque les fréquences des signaux dépassent 10 Gbit/s, ce petit nombre peut provoquer des réflexions et des retards. Il peut transformer une liaison de données parfaitement conçue en une petite tempête d'erreurs.
Cet article analyse les causes et les voies d'optimisation de la capacité parasite via trois dimensions physiques: circuit, champ, et du matériel.
1. La couche d'atténuation de capacité – Contrôle des dimensions géométriques pour réduire les fuites de champ électrique
L'origine physique de la capacité parasite du via réside dans le couplage entre le via pad et la couche de masse de référence..
Du point de vue du champ électromagnétique, le plot et le plan de masse forment un condensateur à plaques parallèles. A réduire via des capacités parasites, le chemin le plus direct consiste à réduire la surface effective de la plaque.
La pratique industrielle suit les exigences minimales en matière de bague annulaire. Pour la classe IPC-6012 3 haute fiabilité, le minimum de la couche externe est 2 mil, tandis que la couche interne peut être réduite à 1 mil. Cette stratégie de minimisation réduit le diamètre du patin et comprime efficacement la zone de couplage avec le plan de masse..
L'augmentation de la différence de diamètre entre le trou et le tampon offre une autre voie pour réduire la capacité. Vous devez suivre la formule:
Diamètre du tampon = Diamètre du foret + 2 × Anneau annulaire
Le forage représente généralement 30 à 40 % de Fabrication de circuits imprimés coût. Donc, via des ajustements dimensionnels nécessitent une coordination étroite avec les contraintes économiques.
Pour traitement antipad, le retrait du cuivre autour du plot sur des couches spécifiques augmente la distance spatiale entre les conducteurs. Cependant, un jeu excessif peut provoquer une diaphonie sur les traces adjacentes et une discontinuité dans le plan de référence.
2. La couche de paramètres diélectriques – La “Zone de ralentissement du signal” dans la sélection des matériaux
Standard Matériau FR-4 a une constante diélectrique relative Dk ≈ 4,2–4,8 à 1 GHz. À 10 GHz, la valeur Dk peut chuter de 5 à 10 %.
Matériaux à faible Dk (Ne sait pas ≤ 3.5) réduire efficacement via la capacité parasite car la capacité est directement proportionnelle à la constante diélectrique. Cependant, ces matériaux coûtent plus cher et nécessitent un traitement plus difficile. Pour les circuits ordinaires à faible vitesse, vous n'êtes pas obligé d'adopter cette solution. IPC-4101 définit les limites techniques pour la sélection des matériaux. Les conceptions haute fréquence doivent faire référence aux spécifications Slash Sheet pertinentes de cette norme..
3. La couche limite électromagnétique – Laisser passer les signaux avec précision
Le contrôle via la longueur du tronçon est une méthode essentielle pour éliminer les goulots d'étranglement à grande vitesse.
Seuil d'ingénierie pour le forage arrière
Pour 10 Canaux SerDes Gbps ou supérieurs, une longueur de tronçon dépassant 10 mil (à propos 0.254 mm) peut provoquer des encoches de perte d'insertion observables. Les processus commerciaux de contre-perçage peuvent contrôler de manière fiable la longueur des tronçons entre 4 mil et 8 mil (0.1 mm à 0.2 mm).
Un via stub agit comme un tronçon de ligne de transmission en circuit ouvert. Lorsque la longueur du tronçon est égale au quart de la longueur d'onde guidée diélectrique, il excite une résonance de série Q élevée. L'affaiblissement de réflexion S11 peut se détériorer localement au-delà de –8 dB.
Jugement quantitatif du coefficient de réflexion
La formule du coefficient de réflexion est:
C = (Z₂ − Z₁) / (Z₂ + Z₁)
Où:
- Z₁ = impédance de ligne avant le point de réflexion
- Z₂ = impédance de ligne après le point de réflexion
Dans un cas idéal, C → 0 signifie une absorption complète sans réflexion. C → ±1 signifie réflexion totale. Lorsqu'un via introduit des paramètres parasites supplémentaires, Γ s’écarte de zéro. La conception doit maintenir cet écart dans une plage acceptable grâce au contrôle d'impédance.
Via les principes de conception des murs en baril
Au niveau microstructural, via le diamètre intérieur, rapport d'aspect (épaisseur du panneau / diamètre du trou), et l'épaisseur du placage de cuivre est directement déterminée via la fiabilité mécanique. L'épaisseur standard du cuivre des parois des trous varie de 2.5 mil à 3.0 mil. La limite de perçage mécanique pour le diamètre du trou est 6 mil (0.15 mm). Le perçage au laser peut atteindre 4 mil (0.1 mm). Lorsque le rapport hauteur/largeur dépasse 8:1, la solution de placage ne peut pas pénétrer complètement dans le centre du trou, et les vides ou les fissures augmentent fortement.
Compromis de coût pour les vias aveugles et enterrés
Les vias aveugles et enterrés peuvent réduire la capacité parasite à 1/3 ou 1/5 d'un via traversant. Cependant, leur coût de fabrication par pouce carré est d'environ 1.3 à 2.0 fois supérieur à celui des cartes traversantes. Les données de l'industrie montrent que le forage représente 30 à 40 % du coût total de fabrication des PCB.. Les vias aveugles augmentent considérablement ce pourcentage en raison de la complexité de leur processus. Il est recommandé d'utiliser des vias aveugles/enterrés uniquement dans ces scénarios: débit de données du système ≥56 Gbit/s PAM4, IDH interconnexion à n'importe quelle couche pour une densité de routage élevée, ou de petites zones d'emballage qui ne peuvent pas accueillir de trous traversants.
Résumé des mesures d'optimisation
Le tableau ci-dessous résume toutes les solutions et leur impact financier en fonction du matériau source..
| Catégorie Optimisation | Mesure spécifique | Impact sur les coûts |
|---|---|---|
| Via la conception dimensionnelle | Réduire le diamètre du tampon; augmenter la différence de diamètre entre le trou et le tampon | Mineur – mais attention à la résistance mécanique et à la fiabilité |
| Conception diélectrique et isolation | Augmenter la distance diélectrique; retirer l'antipad; utiliser un matériau à faible Dk | Moyen à élevé – le matériau Dk faible coûte plus cher |
| Via la conception de placement | Tenir à l'écart des bords du plan de masse; contrôler l’espacement par rapport aux conducteurs adjacents | Mineur – mais nécessite une autorisation de sécurité |
| Via la sélection de structure | Perçage arrière pour retirer le talon; utiliser des vias aveugles/enterrés; réduire le nombre de transitions de couches | Moyen à élevé – les vias borgnes/enterrés coûtent 1,3 à 2,0 fois le prix des trous traversants |
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Références
[1] CIB-2251, Guide de conception pour le packaging de circuits électroniques à grande vitesse, IPC, 2003.
[2] IPC-4101E/21, Spécification des matériaux de base pour les cartes imprimées rigides et multicouches, IPC.
[3] IPC-6012D, Qualification et spécifications de performances pour les cartes imprimées rigides, IPC.
[4] IPC-D-317A4, Norme de conception pour les assemblages de cartes imprimées, IPC.
[5] IPC-TM-650, Manuel des méthodes d'essai, IPC.
