을 위한 고속 인쇄 회로 기판 (PCB) 설계, 견고한 설계와 문제가 있는 설계를 구별하는 가장 중요한 단일 요소는 육안으로는 보이지 않는 경우가 많습니다.: 신호의 복귀 경로. A를 통해 이동하는 모든 신호 PCB 고립되어 존재하지 않습니다. 소스로 돌아가서 전기 회로를 완성합니다.. 나가는 신호와 그 반환 전류로 둘러싸인 총 면적은 다음을 정의합니다. 신호 루프, 이 루프의 기하학적 구조는 신호 무결성과 신호 무결성에 직접적이고 결정적인 영향을 미칩니다. (그리고) 및 전자기 호환성 (EMC) .
공학 통계에 따르면 80% ~의 고속 PCB 오류는 신호 무결성 문제로 인해 발생합니다., 최종 단계 교정은 불균형적으로 비용이 많이 들고 어려운 것으로 판명됨 . 이 기사에서는 신호 루프의 물리학을 탐구합니다., 현대 전자 설계에 미치는 영향을 수량화합니다., 차세대 고속 시스템의 복귀 경로를 최적화하기 위한 실행 가능한 전략을 제공합니다..
기본 루프 물리학 및 반환 경로 원리
루프 효과를 이해하려면, 엔지니어는 먼저 기본 원리를 파악해야 합니다.: 모든 신호는 폐쇄 루프 회로입니다.. 드라이버에서 전류가 흐른다., 신호 추적을 통해 수신기로 이동, 전용 접지면이든 어떤 경로를 통해 운전자에게 반환되어야 합니다., 동력 비행기, 또는 다른 전도성 경로.
이 복귀 전류의 동작은 신호 주파수에 따라 결정됩니다.. 저주파 신호용 (kHz 이하), 복귀 전류는 저항이 가장 적은 경로를 따릅니다., 도체 단면에 걸쳐 광범위하게 분산. 하지만, 고속 신호의 경우 (~ 위에 1 MHz), 원칙이 완전히 바뀌다: 고주파 복귀 전류는 최소 경로를 따릅니다.인덕턴스—저항이 아니다. 인해피부 효과, 고주파 전류는 인접한 기준 평면의 신호 트레이스 바로 아래에 집중됩니다. (접지 또는 전원), 루프 영역을 최소화하는 긴밀하게 결합된 거울 이미지 형성.
루프 인덕턴스 신호와 EMI 동작을 지배하는 기본 물리량입니다.. 평면 직사각형 루프의 경우, 인덕턴스는 루프 면적에 비례하여 근사화될 수 있습니다.. 이 관계는 직사각형 루프의 인덕턴스 공식으로 표현됩니다.:
L ₀ μ₀ × (에이 / 엘)
어디엘 루프 인덕턴스 (헨리에서), μ₀ 자유공간의 투과성이다 (4π × 10⁻⁷ H/m), 에이 루프 영역입니다 (평방미터), *l*은 루프 둘레입니다. (미터 단위) . 루프 면적이 클수록, 인덕턴스가 클수록, 성능저하가 심할수록.
기본 유도 전압 방정식으로부터V = L × (디/dt), 적당한 루프 인덕턴스라도 초고속 전류 과도 현상과 결합되면 상당한 잡음 전압을 생성할 수 있습니다. (디/dt) 현대 고속 논리의 특징. 에 대한 10 Gbps 신호 20 ps 상승 시간, di/dt는 1011A/s를 초과할 수 있습니다. 즉, 피첸리 수준의 인덕턴스를 밀리볼트 또는 심지어 논리 오류와 접지 바운스를 유발할 수 있는 볼트 수준의 잡음으로 변환합니다..
EMC의 의미: 방사 안테나 효과
EMC 관점에서, PCB 루프는 안테나 역할을 합니다.. 루프 면적이 클수록, 주변 환경에 전자기 에너지를 더 효율적으로 방출합니다.루프 영역은 방사 EMI 강도의 주요 변수입니다., 중요한 루프 치수를 제어하는 것은 규정 준수 테스트를 통과하는 가장 효과적인 방법입니다..
EMC 디버깅 사례의 업계 데이터는 이러한 현실을 강조합니다.. 하나의 문서화된 산업용 제어 보드 EMI 교정에서, ARM Cortex-M7 프로세서를 활용하는 이중 레이어 PCB (216 MHz 주 주파수) 통합된 CAN FD 및 RS-485 인터페이스를 사용하면 30~230MHz 범위에서 상당한 방사 피크가 나타납니다.. ~에 126 MHz, 이사회가 CISPR을 초과했습니다. 32 클래스 B 제한 9.2 dBμV/m (3미터법으로 측정) . 루프 우회 및 영역 확장을 강제하는 불연속적인 복귀 경로에서 근본 원인을 추적했습니다..
CISPR 32 한계는 다음에서 파생됩니다.IEC 61967 집적 회로에 대한 표준 요구 사항. 이상으로 작동하는 고속 신호의 경우 10 MHz, 아래 루프 영역 유지0.5 cm² 모범 사례로 권장됩니다. 루프 면적이 2배가 되는 경우, 복사 방출은 최대로 증가할 수 있습니다.6 DB—방사 전력이 4배 증가한 것과 같습니다.. 루프 영역을 아래로 유지 1 cm² (그리고 아래 0.5 다음을 초과하는 신호의 경우 cm² 100 MHz) 방출이 대부분의 클래스 B 규제 한도 내에서 유지되도록 보장.
복사 방출을 넘어서, 큰 루프 생성 공통 모드 방사선 루프 인덕턴스 구동 외부 케이블의 고주파 전압 차동으로 인해 상호 연결 배선이 의도하지 않은 송신 안테나로 변환되는 경우. 이는 이유를 설명합니다. 90% 고속에서의 EMC 고장 비율 PCB 디자인 통제되지 않은 중요 루프 영역까지 추적 가능 .
신호 무결성 및 전력 무결성 결과
신호 무결성에 대한 루프 영역의 영향은 마찬가지로 심오합니다.. 여러 가지 메커니즘이 작동 중입니다.:
임피던스 불연속 및 반사: 신호가 레이어 간에 전환될 때 (전환을 통해) 상응하는 복귀 경로 전환 없이, 반환 전류는 대체 경로를 찾도록 강제됩니다. 종종 루프 영역을 극적으로 확장하는 훨씬 더 긴 경로를 통과합니다.. 이 경로 불연속성은 국부적인 임피던스 불일치로 나타납니다., 신호 품질을 저하시키고 타이밍 위반을 일으키는 신호 반사 및 링잉 생성.
누화 증폭: 대형 신호 루프는 전자기 송신기 역할을 합니다., 필드 에너지를 인접한 트레이스에 결합. 클럭 주파수가 초과됨에 따라 1 GHz 및 상승 시간이 아래로 떨어짐 50 추신, 인접한 신호 쌍 사이의 유도 결합 계수는 루프 면적에 비례하여 증가합니다.. 이 효과는 상호 인덕턴스 관계에 의해 제어됩니다..
그라운드 바운스 및 동시 스위칭 노이즈 (사회보장번호): 여러 개의 고속 출력이 동시에 전환되는 경우, 총 반환 전류는 해당 경로의 루프 인덕턴스를 통해 흐릅니다.. 결과적인 전압 강하 (V = L × di/dt) 다음과 같이 나타난다그라운드 바운스- 접지면의 서로 다른 지점 사이의 일시적인 전압 이동. IPC-2141A 지침에 따르면, 연속적인 기준 평면을 유지하고 복귀 경로 길이를 최소화하는 것은 제어된 임피던스 설계의 기본 요구 사항입니다..
기호 간 간섭 (ISI) 및 비트 오류율 (베르) 이러한 SI 손상으로 인해 성능 저하가 직접적으로 발생합니다.. 다음에서 작동하는 고속 직렬 링크의 경우 25 레인당 Gbps (PCIE 5.0), 아래 신호 반사 -15 10⁻² 미만의 dB 및 BER은 필수 요구 사항입니다.. 의도하지 않은 루프 인덕턴스의 모든 마이크로헨리는 시스템을 이러한 성능 절벽으로 밀어 넣습니다..
루프 영역을 악화시키는 중요한 설계 시나리오
몇 가지 일반적인 PCB 설계 방식으로 인해 의도치 않게 큰 신호 루프가 생성됩니다.. 예방을 위해서는 이러한 시나리오에 대한 인식이 필수적입니다.:
분할 평면 위반: 기준 평면의 간격이나 분할을 통해 고속 신호를 라우팅하면 복귀 전류가 불연속점 주변으로 우회하게 됩니다.. 결과적인 루프 영역 확장은 극적일 수 있습니다.. 시뮬레이션 데이터는 10 Gbps 차동 신호가 1 mm GND 평면 분할, 복귀 경로 등가 인덕턴스는 최대로 증가합니다.400% , 방사 EMI 피크는 다음과 같이 증가합니다.9 dBμV/m .
부적절한 레이어 전환 (스티칭을 통해): 신호가 레이어를 변경할 때, 인접한 참조 평면이 동시에 변경될 수 있습니다.. 없이스티칭 비아 (신호 비아 옆에 배치된 접지 비아) 지속적인 복귀 전류 경로 제공, 반환 전류는 가장 가까운 접지 연결을 찾기 위해 강제로 측면으로 이동합니다., 큰 루프 만들기. 중요한 고속 신호용, 스티칭 비아는 내부에 배치되어야 합니다.20 밀 (0.5 mm) 신호의.
불연속 참조 평면: 안티패드 크기 조정을 통해 지나치게 공격적임, 전원면 컷아웃, 또는 과도한 평면 보이딩은 복귀 전류 우회를 강제하는 기준 평면 불연속성을 생성할 수 있습니다.. IPC-2141A는 모든 고속 신호 레이어를 완료하기 위해 인접하게 배치할 것을 권장합니다., 연속 참조 평면.
부적절하게 종료된 가드 추적: 가드 트레이스 (차폐를 위해 민감한 신호 옆에 배치된 구리 트레이스) 충분한 접지 비아가 부족한 경우 차단하는 것보다 더 많은 잡음을 결합할 수 있는 종단되지 않은 "플로팅 안테나"가 됩니다.. 효과적인 차폐를 위해, 가드 트레이스는 필요합니다일정한 간격으로 비아 스티칭—일반적으로 신호 파장의 1/20 미만 간격.
커넥터 참조 평면 전환: 보드-보드 또는 보드-케이블 커넥터에서, 참조 평면 연속성이 종종 끊어집니다., 반환 경로 무결성을 유지하기 위해 핀 할당을 신중하게 계획하고 전용 접지 핀을 사용해야 함.
루프 최소화를 위한 실제 설계 전략
전반적인 디자인 원칙은 분명합니다.: 저임피던스 구축, 연속 복귀 경로 모든 고속 신호에 대해. 몇 가지 입증된 전략이 존재합니다.:
전체 참조 평면 사용: 조각난 구리 타설 대신 전체 레이어를 접지 또는 전력 분배 전용으로 사용. 접지면과 전력면의 조합은 적절하게 분리되면 AC 기준면으로 기능할 수 있습니다..
레이어 스택 최적화: 각 고속 신호 레이어를 연속적인 참조 평면에 바로 인접하게 배치, 수직 루프 높이 최소화. 이러한 긴밀한 전기 결합은 루프 면적을 줄이고 특성 임피던스를 제어합니다..
분할 평면 교차 방지: 고속 신호 추적이 참조 평면 불연속성을 교차하지 않도록 구성 요소 및 신호 배치 계획. 불가피하게 건너갈 때, 스티칭 커패시터 또는 국부적인 접지면 연결과 같은 "브리징" 전략을 사용합니다..
추적 길이 최소화: 고속 신호 추적을 가능한 한 짧고 직접적으로 유지하십시오.. 트레이스 길이의 모든 단위는 루프 영역 확장 가능성에 직접적으로 추가됩니다..
배치를 통해 적절한 스티칭 구현: 모든 신호 계층 전환 시, 접지 비아를 신호 비아 근처에 배치. 차동 쌍의 경우, 장소두 개의 접지 비아 쌍을 통해 각 차동 장치 근처. 단일 종단 신호용, 내부를 통한 하나의 인접한 접지 20 밀스를 추천합니다.
차동 신호 활용: 차동 쌍은 실제 신호와 보완 신호 사이에 긴밀한 로컬 반환 루프를 생성합니다.. 외부 방사선을 줄이면서, 차동 신호에는 여전히 연속적인 참조 평면과 긴밀한 길이 매칭이 필요합니다. (일반적으로 이내에 5 밀 10 Gbps+ 신호).
EDA 시뮬레이션 도구 사용: 다음을 포함한 최신 EDA 플랫폼케이던스 시그리티 X 그리고키 시이트 광고 복귀 경로 시각화 및 루프 영역 분석 기능 제공. 시뮬레이션을 통해 엔지니어는 제작에 착수하기 전에 복귀 경로 불연속성을 식별하고 해결할 수 있습니다..
결론
기존의 회로도 중심 설계 작업 흐름에서는 종종 보이지 않는 작은 신호 루프가 고속 PCB 성능을 결정하는 주요 요인으로 등장합니다.. CISPR 표준에 따라 복사 방출을 평가하는지 여부, PCIe 사양에 대한 비트 오류율 정량화, 또는 신호 무결성 마진 평가, 루프 영역 제어는 이러한 모든 측정 항목을 연결하는 통합 물리학으로 남아 있습니다.. 복귀 경로 연속성을 우선시함으로써, 루프 영역 최소화, 최신 EDA 시뮬레이션 활용, 엔지니어는 성능 및 규제 요구 사항을 모두 안정적이고 비용 효율적으로 충족하는 고속 PCB를 설계할 수 있습니다.. 이러한 설계 위험을 완화하려는 조직의 경우, 경험이 풍부한 사람과 함께 일하기 PCB 및 PCBA 공급업체 동급 최고의 설계 방식을 준수하고 출시 기간을 단축합니다..
